IoT(Internet of Things)の概念が様々な分野に広がるとともにニーズが高まっているNAND型フラッシュメモリー。IoT時代を支える半導体デバイスの一つである。いわゆるビッグデータを扱う様々なアプリケーションが次々と登場するにつれて、クラウドのストレージやエッジ領域の機器を中心に大容量のNAND型フラッシュメモリーのニーズは高まる一方だ。この要求に応えるために登場したのが「3次元化」の技術である。前編に続いて そのインパクトに迫る後編では、この分野の先駆者として知られる東芝メモリが開発した「BiCS3」をベースに、3次元化を支える高度な製造技術を紹介する。(伊藤元昭)

 NAND型フラッシュメモリーの3次元構造を簡単に言えば、従来のNAND型フラッシュメモリーを垂直方向に積層したものだ。つまり、プレーナー(平面)型と呼ばれる従来のNAND型フラッシュメモリーは、データを格納するメモリーセルと呼ばれる要素が、半導体材料の上に水平方向に縦横に並んでいた。これを何枚も重ねることで、水平方向の面積を維持したままメモリーセルの数を増やして大容量化を図れる。ただし、本当に従来と同じ手法で製造したメモリーセルを積層したのでは、大容量化とともにコストは増える一方である。このため、東芝メモリが開発したBiCSでは、製造工程を減らす工夫が随所に盛り込まれている。

 BiCSでは、「MANOS(metal-almina-nitride-oxide-silicon)」と呼ばれる構造のメモリーセルを採用した(図4)。「MANOSは、フローティングゲートと呼ばれる従来のメモリーセルよりも、信頼性が高く、大容量化に向く技術だとされている」(東芝メモリ 先端メモリ開発センター センター長 宮島秀史氏)。MANOS構造のメモリーセルの一つひとつは、複数の材料を重ねた多層構造の円筒が、板状の電極を貫通した形になっている。実際のデバイスでは、積層したシート状の電極に多層構造の円筒が上から下まで貫通している。この構造が水平方向に並んでいる。つまり、多くの種類の具を積み重ねたサンドイッチの上から多数の串を上からしたまで貫通させたような構造である。シート状の電極と円筒が接しているところで、1つのメモリーセルを構成する。この構造を直径300mmのウエハー(円盤状の半導体材料)上に形成することによって、3次元NAND型フラッシュメモリーのチップが出来上がる。その手順をもう少し詳しく説明する。

図4 BiCS3のメモリーセルの構造
(提供:東芝メモリ)


東京スカイツリー4本を縦積みした細長い孔

 まず、ウエハー全面にシリコン酸化膜(SiO2)とシリコン窒化膜(SiN)を、積み重ねるセルの層数だけ繰り返し成膜する。BiCS3と呼ばれる技術では積層数は64である。つまり64層のセルを形成する場合には、SiO2の成膜とSiNの成膜を交互に64回繰り返す。ずいぶん厚塗りするような感じだが、各層の膜は極めて薄いので、64層分積層した後でも総膜厚は4.5μmにすぎない。ウエハー面内で膜の厚さや質にばらつきがあると、歩留まりが落ちるため、この工程はウエハー面内での均一さが何より重要になる。現在の生産に用いているウエハーの口径は300mmと大きいことを考えれば、これだけでもとんでもなく高度な技術だ。

 次に、データを蓄積するメモリーセルのMANOS構造を形成するための孔を開ける。孔の直径は、100nmと極めて微小だ。ちなみにインフルエンザ・ウイルスの大きさとほぼ同じである。孔は64層分、貫通させる。つまり、開口部と深さの比が45という細長い(高アスペクト比)の孔を真っすぐ垂直に開けることになる。「プレーナー型のNAND型フラッシュメモリーでも孔を開ける工程はあるが、穴のアスペクト比の最高値は6程度にすぎない。3次元化したことで、穴開けの工程の難易度が飛躍的に高まった。さらに次世代の技術にあたる96層のBiCS 4では、アスペクト比が60以上になる」(宮島氏)。

 アスペクト比45というのは、かなり細長い形状である。東京スカイツリーは、高さが634mで底面部の直径が約50mだから、乱暴にアスペクト比を計算すると約10になる。つまり、BiCS 3の貫通孔は、東京スカイツリーを4つ以上積み重ねたのと同等の形状ということだ。しかも、1枚のウエハーに同時に開ける孔の数は、何と1兆7000億個。孔が細長くなればなるほど、開ける孔の数が増えれば増えるほど、均一な孔を開けることが難しくなる。詳しくは後述したい。

 その後、データを蓄積するMANOS構造を孔の中に形成する。100nmの円筒形の領域に同心円状に幅2nm~3nmのアルミ酸化膜(Al2O3)、SiN、SiO2を均一に形成し、最後にポリシリコンで孔を埋める。ちなみにDNAの幅が約2nmである。細長い孔の内側にペンキを薄く均一に、3層塗り重ねる様子をイメージしてほしい。これは結構たいへんなことだ。東芝メモリは、こうした繊細な成膜に、ALD(Atomic Layer Deposition)という技術を用いている。Aのガス、Bのガスそれぞれで1原子分の層を吸着させて、表面上で化学反応させて成膜する技術である。

わざわざ手間の掛かる手順が必要な理由

 そして次に、MANOS構造の周りに、データを書き込んだり、読み出したりするための電極を構成する。このプロセスも、かなり手が込んでいる。まず最初に、ウエハー全面に成膜したSiO2とSiNのうち、SiNの部分をすべて薬品で溶かし出して、SiO2膜間を中貫きにする。すると、64層分のSiO2の床を、直径100nmのMANOS構造の柱で支えたビルの骨組みのような構造ができる(図5)。これも冷静に考えると、口径300mm分の広大な面積の床を1兆7000億本の柱で支えているという構造物なのだから、とんでもない代物だ。

図5 様々な加工技術を駆使して複雑な形状を形成
(提供:東芝メモリ)

 そして、今度は元々SiNがあったところに、電極になる金属、タングステン(W)をALDを用いて、横から入れて埋め直す。すると、これが電極になる。電極は64層分を一括形成し、それぞれが絶縁体であるSiO2で分離されているので、64層分のセルが一度に出来上がる。この工程もかなり難易度が高い。考えてみてほしい。ホールのショートケーキの2枚のスポンジ層に挟まれたクリームといちごだけを食べて、その部分をジャムで埋め直すような高等技術である。

 さて、ここで一つ疑問がわく。なぜ最初から、64層分のSiO2とWを繰り返し積層しておかないのか。最初から電極となる層を積んでおけば、わざわざSiNを薬品で溶かし出したり、Wで埋め直したりといった手間が省けるのではと思える。種明かしをすれば、実は最初にWを積層しておくことはできない。なぜならば、MANOS構造を形成する領域を作る64層分の貫通孔を開けることができなくなるからだ。

技の粋を集めた貫通孔加工の技術

 BiCS構造を実現するための様々な技術の中でも、最も難しいのが、細くて深い貫通孔を開ける工程だ。前述の通り孔が細長くなればなるほど、開ける孔の数が増えれば増えるほど、均一な孔を開けることが難しくなる。

 貫通孔を開けるのには、真っすぐ細長い孔を開けるのに向く、プラズマを用いたドライエッチング技術が使われる。この時、「SiO2を削る条件ではWを削ることができない。ただし、SiNならば削ることができる。このため、SiNを仮に置いて貫通穴を開け、その後Wで埋め直す手間の掛かる作業をしている」(宮島氏)。

 最後に、64層分の各層の電極それぞれを個別動作させるための配線つなぐ。チップの端を階段状に加工して、階段のテラスの1個1個に孔を開けて、それぞれの層の電極に配線する。この孔は、層ごとに深さが違ってくる。しかし、東芝メモリでは、スループットを高めるために、適切なエッチングの条件を探って一括して開けている。

 また、ここまでの状態では、それぞれの層の電極が1枚板になってしまっている。ある程度の領域に区切らないと、動作が一度に起きてしまう。そこで、ブロック領域を区切るための、64層分上から下まで区切る溝加工を施す。これも高アスペクト比のエッチングになるため、かなり難儀な工程だ。

東芝メモリ 先端メモリ開発センター センター長 宮島秀史氏
(撮影:栗原克己)

細長い穴を真っすぐ開けるには多くの工夫が欠かせない

 前述の通り、アスペクト比45もの細長い孔を開ける作業は、かなり大変だ。その苦労の一端を紹介しよう。

 貫通孔を開ける工程には、プラズマエッチャーと呼ぶ装置を使っている(図6)。その原理は以下のようなものだ。並行平板の電極に挟まれた領域にウエハーを置き、その中にフッ素(F)系のガスを流す。そして、ウエハーに高周波と低周波を重畳させてガスをプラズマ化し、Fイオンを生成させる。Fイオンはプラスの電荷を帯びるので、ウエハーをマイナスに帯電させておけば、Fイオンがウエハーに向かって真っすぐ垂直に降ってくる。そのエネルギーによってSiO2やSiNを削り取る。まっすぐイオンが飛んでくるので、孔の深いところまで行き届くというわけだ。

図6 貫通穴を開けるために利用しているプラズマエッチャーの仕組みと、実際の貫通穴の断面
(提供:東芝メモリ)

 ただし、実際にはこの説明のようには理想的に進まない。プラズマを発生すると、電子がはぎ取られたイオンと同時に、単純に電子が励起されただけのラジカルの2つができる。ラジカルは帯電しているわけではないので、ウエハーが帯電していても真っすぐ飛ばない。それでいながら、膜を削り取る力だけはある。しかも、一般にラジカルの方が数は圧倒的に多い。このため、ラジカルが穴の側面も削ってしまい、穴を真っすぐ切ることができなくなる。その結果、孔が膨らんだり、形状がいびつになってしまう。

 「東芝メモリでは、形状を抑制するために、穴を開ける過程で、同時に穴の側面に保護膜(CF:フロロカーボン)を形成するようなプロセス条件を選んでいる。エッチングに使うガスに、フッ素ではなくCF系のガスを使い、ラジカルの成分がエッチングよりも成膜に効くような種になるような条件を探って使っている」(宮島氏)。

一都市の総消費量に匹敵する電力

 孔を開ける工程を行う前には、開けたくない部分をカーボンマスクで隠してエッチングされるのを防いでおく。アスペクト比が高い孔を開ける場合には、このマスクもたくさん削られてしまう。貫通するまでマスクの機能を維持しなければならないため、あらかじめ厚くつけておく必要がある。

 しかし、マスクと削る対象のSiO2などのエッチングの選択比は、現時点で3もしくは4が限度。削りたい部分の厚さが5μmだとすると、マスクも余裕をみれば3μmもつけることになる。すると、全体ではアスペクト比がさらに上がってしまう。

 なるべくならば、マスクを低くしたい。今後、さらに深い孔を開ける際には、高い選択比のマスク材料が不可欠になってくる。カーボンにメタルを入れたマスクを使用して、選択比を16まで向上できる見込みが立っているという。

 孔の形状を歪める要因は他にも多々ある(図7)。形状の制御には、イオンのエネルギーを、電気の力でどれだけ強く引っ張るかが重要になる。東芝メモリでは、エッチャーを駆動する電源の電力を現在の10kW以下から10kW~15kWに引き上げることを検討している。その際、大量の電力が必要になる。「工場1つで、1つの都市の総消費電力に匹敵する電力を消費する見込みです」(宮島氏)。半導体工場恐るべしだ。

図7 高アスペクト比の孔を真っすぐきれいに開けるための課題
(提供:東芝メモリ)

進化を続ける製造技術

 3次元化したNAND型フラッシュメモリーの複雑な構造を形成するためには、様々な物理現象・科学現象を活用した巧妙なプロセスを行うことになる。想定されるプロセスの条件をすべて実験で試したのでは、構造の複雑化に対応することができない。プロセス条件の効率的な選定はNAND型フラッシュメモリー・メーカーの競争力に直結する。

 東芝メモリでは、シミュレーションを有効活用して開発の効率化を進めているという。既に熱を使ったCVD(Chemical Vapor Deposition)技術やALD技術については、かなり高い精度でのシミュレーションが可能になっているという。しかし、孔を開けるエッチングについては、起きている現象が複雑で、現状ではエンジニアの勘と経験に頼っている部分が大きい。ここのシミュレーションの高精度化が、今後の勝負どころになる。ビッグデータ解析やAIなども活用し、エンジニアが気づかないブレークスルーとなる可能性を秘めた条件を洗い出す考えだ。

 
(撮影:栗原克己)

 以上の説明の通り、NAND型フラッシュメモリーのセル構造を構築する技術はかなり複雑だ。それを量産に適用できていることに改めて驚く。だが、この高度な製造技術は、これからまだまだ大きな変化があるという。「3次元的な積層化にまい進してきたが、単純な積層だけでは、早晩大容量化が行き詰まると感じている。コストを抑えるのがどんどん難しくなるからだ。このため、2次元の面積縮小と3次元の積層の特徴を組み合わせた、新しいセル構造でビットコストの低減を目指すことを視野入れている」(宮島氏)。IoT時代に向けて、ますます要求が高まるNAND型フラッシュメモリーの大容量化。それとともに一段と高さを増す技術の壁に向けて半導体技術者の挑戦が続く。