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AMD、大容量キャッシュでCPUを高速化する技術「3D V-Cache」を発表

2021/06/03

Mark Hachman PCWorld

 米市場調査会社Tirias Researchのアナリスト、Kevin Krewell氏によると、AMDの3次元積層技術は、Intelとは手法が異なり、製造パートナーである台湾TSMCのシリコン貫通ビア(TSV)技術を利用している。DRAMやNANDの積層で使われているのと同様の技術で、消費電力や帯域幅の面でFoverosより優れているが、製造の難度は定かではない。

 「AMDはこの技術でL3キャッシュの容量を増やし、CPUの性能を最大12%向上させようとしている。この技術はEPYCサーバーでも生かせる」とKrewell氏はコメントしている。

 キャッシュの大容量化は、性能面で大きなアドバンテージとなる。プロセッサが必要とするデータを、すぐに手が届くキャッシュから取り出すことができ、メインメモリーまで探しに行かなくて済むイメージだ。しかし、こうしたキャッシュを1つのCPUダイに実装すると、製造で欠陥が生じる可能性も高まる。

 キャッシュを別のダイとして積層する方法なら、スペースとコストを節約しつつ、広帯域幅や大容量化などのメリットを享受できる。今回Su氏が示したプロトタイプ版は、計192Mバイトのキャッシュを搭載している。Ryzen 9 5900Xの通常版のL3キャッシュは64Mバイトなので、実に3倍だ。

 Su氏の説明によると、TSMCのTSV技術では、CPUとキャッシュの間で毎秒2TB以上の帯域幅を実現できる。また、ダイ間の接合は、はんだバンプではなく銅を直接接合している。Krewell氏の見解では、この言葉はIntelのFoverosの手法を暗にけなしている。Foverosはマイクロバンプを使用しているため、消費電力や帯域幅の面で劣るとKrewell氏は指摘する。

 今回発表となった技術は、Alder Lakeとは路線が異なるが、AMDとしては、RyzenやEPYC、あるいはGPUのパフォーマンスの向上につながれば、問題なしということかもしれない。あとは、この技術がAMDのどのチップに搭載されるかが気になるところだ。

(了)

翻訳:内山卓則=ニューズフロント
記事原文(英語)はこちら

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