膨大な開発コストが1/3~1/4に、完成までの時間も半減

──シリコンコンパイラがアジャイル開発と連動してくるわけですね。

黒田:そうです。アジャイル設計と連動してきます。この2つは表裏一体のもので、アジャイル設計イコール、シリコンコンパイラと言ってもいいくらいです。

このアジャイル設計は、総合最適化と言えます。日本は部分最適化をしすぎるんですよ。部分最適化のところをすり合わせとか言って非常にきめ細かく精密にやるわけですけれど、大きく見るとそこは頑張りどころじゃない。そういうところはさっさとコンピュータにやらせたらいいんです。専門家は、コンピュータにやらせたら質の悪いものしかできないってプライドを持って言いますが、頑張らなくていいところを頑張るから時間もコストもかかりすぎてしまう。

僕の仮説で、設計性能の80%は設計にかけるリソースの20%から生まれる「シリコン80対20の法則」というものがあります。仮説ではありますが、かなり広く認知されているものです。つまり、設計にかける手間のうち20%で目標性能の80%が出来上がってしまうというものです。後は延々と人手と時間をかけてチップ面積を小さくしたり、スピードアップしたりとじりじり性能を上げていく。ここに80%のリソースを投入しているのが今です。たった20%の性能向上のために80%のリソースをかけてあたかも名人芸のように性能を上げているわけです。

アジャイル設計は、「この20%の性能向上に延々と時間をかけない」と割り切る設計手法で、システムの世界では既に取り入れられています。半導体設計でもシリコンコンパイラとアジャイルの手法を使い、可能な限り自動設計にして人手と時間を最小限にし、設計を手早く終えるのです。手早くといってもRaaSで開発するシリコンコンパイラで十分に性能は出ますし、エネルギー効率を高める3次元(3D)の半導体集積技術でさらに性能が出ると考えています。

実際に、僕らが出している試算結果があります。5G基地局のハードウエアを設計した時に従来の手法と新しい手法でどれくらいタイムパフォーマンスが違ってくるかを比較してみました。その結果、従来の設計手法と2次元の半導体技術では開発期間が14カ月、開発費用が45億円かかるところが、アジャイル設計と3Dの半導体技術を使えば6カ月、15億円で済むことがわかりました。しかも性能は約2倍にできます。

ある通信事業者の人が半導体チップの小規模生産や試作で使うFPGA※の設計を日本のメーカーに頼んだら半年から1年かかかると言われて、困って中国に頼んだら2カ月で持ってきたという話がある。日本ではこういう人海戦術はやめたほうがいいし、できません。だから、それをコンピュータにやらせる。このために、優れたシリコンコンパイラを使ってアジャイル設計をするのです。

※ FPGAはField Programmable Gate Arrayの略で、作った後にプログラム変更で機能や構成を変えられる半導体チップの名称。試作や先行生産や小規模生産などで使われる。

黒田:これまではコストパフォーマンスが重視されてきましたが、今後はタイムパフォーマンスがそれ以上に重要になります。つまり開発期間が短く、開発コストが安く、エネルギー効率の高い半導体チップを開発できることが何よりも重要です。

AI時代に目指すべき専用チップは、汎用チップに比べるとエネルギー効率が10倍になりますが、それだけ難しく開発効率が低くなり、専用チップを作ろうとする企業にとって投資リスクが高くなってしまう。さらにAIもポスト5Gも日進月歩の進化をしているので、早く開発できて早く市場に投入することが重要になります。特にインフラ市場は買い替え需要が低く、先に市場投入されたものが長期間使われる傾向があります。つまり「時は金なり」です。

アジャイル設計と3次元の半導体集積技術を組み合わせると、開発期間は1/2以下、開発コストは1/3程度に圧縮できる(ビジュアル提供:黒田忠広教授)
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アジャイル設計と3次元の半導体集積技術を組み合わせると、開発期間は1/2以下、開発コストは1/3程度に圧縮できる(ビジュアル提供:黒田忠広教授)

──3Dの半導体技術のお話がありましたが、これはもう一つの開発目標であるエネルギー効率を10倍高めるための技術ですよね。こちらについてはどういうものなのでしょうか?

黒田:現在の半導体製造技術の最先端は5nm技術とか7nm技術などと言われるものです。これまで微細化技術は、主に単位面積当たりにどれだけ集積できるかという2次元に集積度を高める方向で開発が進んできましたが、最近は3次元に積み上げる方向で技術が進化しています。RaaSとd.labでは、この3次元化の半導体技術をさらに大きく進化させることになります。

黒田:一口に3次元化と言っても2つあり、1つの半導体チップの中で3次元に積層して作り込んでいく技術と、複数の半導体チップを3次元につなげていく「実装」と言われる技術の両方です。後者の実装は日本が今もかなり強い分野です。

さらに、従来ではメモリーの主役はDRAMでしたが、これを高速でチップ内での3次元積層がしやすいSRAM※技術をメモリーの主役に変えていく。RaaSで開発するのはこういうものを総合した3Dの半導体技術と考えています。この3Dの半導体技術の変革がエネルギー効率の改善に大きく寄与します。

3D化を進めるために半導体の設計技術を始めとして、製造技術、実装技術のあり方まで含めたやり方がどのように変わるかという議論になります。3Dの半導体技術は開発効率10倍を目指す設計力と強く関係してきます。今のところ、世間での認識はRaaSはシステムの開発をやるところ、半導体の設計技術をやるところと言われるんですけれど、それだけではないのです。

もう一つ付け加えておくと、製造装置メーカー、部材メーカーの力は日本は今も世界一です。半導体を製造する産業のエコシステムは今も健在で、世界の大手半導体メーカーがこの日本のエコシステムを羨ましく思っています。

エネルギー効率10倍の半導体チップを10倍のスピードで開発するというd.labとRaaSの目標は、こうした設計の力、実装の力、製造の力、国内半導体産業のエコシステムの保全・強化まで含めた総合的なものです。設計だけではなく3Dの半導体技術がどうしてもいるし、エコシステムの力も強めていく。これをどのようにd.labとRaaSで担っていくのか。どう設計して、どう製造し、どう実装するのか、まだオープンにはできませんが、今、その準備をしています。

2次元の集積イメージ(左)と3次元の集積イメージ(右)。前者はCPUやメモリーなどのパーツをシリコン基板上に2次元的に集積するが、今後は3次元的に集積していく。パーツ間のデータのやり取りに消費される電力が減り、全体としてエネルギー効率が高まる(ビジュアル提供:黒田忠広教授)
2次元の集積イメージ(左)と3次元の集積イメージ(右)。前者はCPUやメモリーなどのパーツをシリコン基板上に2次元的に集積するが、今後は3次元的に集積していく。パーツ間のデータのやり取りに消費される電力が減り、全体としてエネルギー効率が高まる(ビジュアル提供:黒田忠広教授)
※ SRAMはStatic Random Access Memoryの略で、DRAMと並ぶ代表的な半導体メモリーの形式。DRAMより読み書きが速いので一時的に記憶させるキャッシュメモリーという部分など、高速の動作が求められるところに使われる。その一方で、DRAMに比べると技術的に大容量化しにくく、容量当たりの価格も高い。しかし、今後3次元の積層化技術が進み大容量化を進められれば、高速かつ膨大な処理が求められるAI時代にはDRAMに代わって半導体メモリーの主役になる可能性がある。